Examples with "HDL-Code generieren" and their translation in Engels
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Erstellen Sie Ihr Design mithilfe von Blöcken auf hoher Ebene, die Hardwareimplementierungen von Algorithmen simulieren und hochwertigen HDL-Code generieren.
Build your design using high-level blocks that simulate hardware implementations of algorithms and generate high-quality HDL code.
Sie können mit einem Mausklick C-, C++- und HDL-Code generieren, der auf Hardware ausgeführt werden kann.
With the push of a button, you can generate C, C++, and HDL code to run on hardware.
Für den digitalen Teil Ihres Systems können Sie mithilfe von HDL Coder synthetisierbaren HDL-Code generieren.
Wenn Ihr Design Berechnungen umfasst, die eine hohe Genauigkeit oder einen hohen Dynamikumfang erfordern, oder wenn Sie vor der Konvertierung in Festkommazahlen einen Prototyp generieren möchten, können Sie synthetisierbaren, zielunabhängigen nativen Gleitkomma-HDL-Code generieren.
If your design has calculations that require high precision or a high dynamic range, or if you want to generate a prototype before converting to fixed-point, you can generate synthesizable target-independent native floating-point HDL.
Sie können automatisch C-, C++- und HDL-Code direkt aus MATLAB generieren, indem Sie die Image Processing Toolbox mit MATLAB Coder, der Vision HDL Toolbox und HDL Coder verwenden.
You can automatically generate C, C++, and HDL code directly from MATLAB using Image Processing Toolbox with MATLAB Coder, Vision HDL Toolbox, and HDL Coder.
Generieren Sie VHDL- und Verilog-Testbenches für die schnelle Verifikation von generiertem HDL-Code.
Generate VHDL and Verilog test benches for rapid verification of generated HDL code.
Generieren von HDL-Code aus MATLAB oder Simulink mit HDL Coder.
Dann können Sie mit HDL Coder synthetisierbaren VHDL- oder Verilog-RTL-Code generieren.
You can then use HDL Coder to generate synthesizable VHDL or Verilog RTL.
Generieren Sie mit HDL Coder VHDL- und Verilog-Code für FPGA- und ASIC-Entwürfe.
Generate VHDL and Verilog code for FPGA and ASIC designs with HDL Coder.
Generieren einer Algorithmus-IP für Referenzdesigns mit dem HDL Coder.
Generate algorithm IP into reference designs with HDL Coder.
Generieren Sie lesbaren, rückverfolgbaren und synthetisierbaren VHDL- oder Verilog HDL-Code.
Generate synthesizable VHDL or Verilog HDL to implement FPGA or ASIC hardware.
Generieren Sie mit dem HDL Coder eine zieloptimierte Algorithmus-IP.
Generate target-optimized algorithm IP with HDL Coder.
Generieren Sie VHDL- und Verilog-Testbenches für die schnelle Verifikation von generiertem HDL-Code.
Create a VHDL or Verilog test bench to simulate and test HDL code.
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