Vertaling van "RISC-Kern" in Engels
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Dieser Prozessor ist dank seiner integrierten eTPU (enhanced Time Processing Unit) bestens auf Anwendungen in der Feldbus-Kommunikation und Signalverarbeitung vorbereitet. Die eTPU basiert auf einem eigenen RISC-Kern, der für Interrupt- und Timer-getriebene Anwendungen optimiert wurde.
This processor excels in the area of field bus communication and signal processing with its integrated eTPU (enhanced Time Processing Unit), a RISC processor optimized for interrupt and timer driven applications.
Die AVR-8-bit-Mikrocontroller von Atmel verfügen über einen RISC-Kern, der Single-Cycle-Befehle ausführt und eine gut definierte E/A-Struktur aufweist, die praktisch ohne externe Geräte betrieben werden kann.
Atmel's AVR 8-bit microcontrollers have a RISC core running single cycle instructions and a well-defined I/O structure that limits the need for external components.
Der Pentium Pro enthielt einige wichtige neue Konzepte, wie einen RISC-Kern.
Andere resultaten
Ein ICSS besteht aus jeweils zwei RISC-Kernen (PRU), die unter anderem jeweils direkt mit einem MII gekoppelt sind.
An ICSS consists of two RISC cores (PRU), each of which is directly coupled to an MII.
Bei dem Prozessorkern MIPS32 M4K handelt es sich um einen energieeffizienten Hochleistungs-32-Bit-MIPS-RISC-Kern für spezielle System-on-Silicon-Anwendungen.
Er besteht aus dem von Toshiba entwickelten stromsparenden 32-Bit-RISC-Kern, der als Media Embedded Processor (MeP) bezeichnet wird, und entweder einem für Multimediaverarbeitung geeigneten Coprozessor, der als Bilderkennungs-VLIW-Coprocessor 2 bezeichnet wird (IVC2), oder seinem Nachfolger IVC2 mit FPU (IVC2F).
It consists of Toshiba's proprietary low-power 32-bit RISC core called a Media Embedded Processor (MeP) and either a coprocessor suitable for multimedia processing called Image Recognition VLIW Coprocessor 2 (IVC2) or its successor, IVC2 with FPU (IVC2F).
Synapticon SOMANET Servo Cores basieren auf xCore- und ARM-Prozessorarchitektur und bieten 8 bis 32 programmierbare 32-bit-RISC-Kerne pro Chip, die über einen Echtzeit-Hochgeschwindigkeits-Prozessorbus miteinander verbunden sind.
Synapticon SOMANET Servo Cores are based on xCore and ARM processor architectures and offer 8 to 32 programmable 32bit RISC cores per chip, which communicate through a high-speed real-time processor bus.
Die RISC-V Verification App wurde auf verfügbaren quelloffenen RISC-V-Kernen erprobt.
The RISC-V Verification App has been tested on available open source RISC-V cores.
Das PULP-Projekt hat mehrere verschiedene Open-Source-RISC-V-Kerne und mehrere Generationen von Test-Chips hervorgebracht.
Anbieter von RISC-V-Kernen können durch die Verifikation besser mit älteren, etablierten Befehlssatzarchitekturen konkurrieren.
Starten Sie voll durch, indem Sie einen unserer bewährten RISC-V-Kerne als Basis Ihres Designs nutzen.
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Ausgelegt für Virtualisierung oder RISC-Migration mit 24 Kernen und 256 GB Arbeitsspeicher.
Codasip ist einmalig in der Bereitstellung von Prozessoren mit komfortablen Werkzeugen, die Sie in die Lage versetzen, RISC-V-Kerne zu konfigurieren, um automatisch Toolchains und eine synthetisierbare, visuell lesbare Verilog-RTL zu erzeugen.
Codasip is unique in providing their processors with high-level tools that enable you to configure the RISC-V cores, to automatically generate toolchains and synthesizable, human-readable Verilog RTL.
