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Der Inhalt des Addierers wird zwischen 10 und 20 Sekunden kontrolliert.
The content of the adder is controlled between 10 and 20 seconds.
Auf ausdrücklichen Wunsch des Addierers kann die Anzeige von der Website von Administratoren vor dem Fälligkeitsdatum entfernt werden.
At the express request of the adder, the ad can be removed from the site by administrators before the due date.
Erfindung nach Anspruch 2, weiterhin mit einem Register zum Verzögern des Ausgangssignals des Addierers.
The filter element as defined in claim 2 further including a register for delaying said output of said adder.
Aus dem da- raus resultierenden Produktsignal und dem ersten Summensignal wird dann mit Hilfe des Addierers ein Gesamtsummensignal ge- bildet.
From the resultant product signal and the first sum signal, a total sum signal is then formed with the aid of the adder.
Der Steuerlogik, die den (m-n)-Bit-Zähler steuert, wird ein Übertragsignal des Addierers zugeführt.
A transfer signal of the adder is fed to the control logic controlling the (m-n) bit counter.
Bei einer Anordnung zur Durchführung des Verfahrens werden der Ausgang eines Korrelators mit einem ersten Eingang eines Addierers und der Ausgang des Korrelators über ein Verzögerungsglied mit einem zweiten Eingang des Addierers verbunden.
In a device for carrying out the inventive method, the output of a correlator is connected to a first input of an adder and the output of the correlator is connected to a second input of the adder by means of a time-delay element.
Addierer nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß ein Prozessor vorgesehen ist, der die ungleiche Gewichtung der Eingänge des Addierers steuert und der die ungleiche Gewichtung der entsprechenden Eingangssignale bei der weiteren Auswertung korrigiert.
Adder according to any one of claims 1 to 6, characterized in that a processor is provided which controls the unequal weighting of the inputs of the adder and which corrects the unequal weighting of the corresponding input signals in the further evaluation.
Digitaler Synthetisierer nach Anspruch 3, wobei der Summierer (32) einen Addierer, der die restlichen N Bits des digitalen Samples empfängt, und einen Übertragseingang umfasst, wobei der Ausgang des Komparators mit einem Übertragseingang des Addierers verbunden ist.
A digital synthesizer according to claim 3, wherein said summer (32) comprises an adder receiving said remaining N bits of said digital sample and a carry-in input, said output of said comparator being connected to a carry-in input of the adder.
Am Ausgang des Addierers (ad) ist das vierte Datenwort D abgreifbar, das in den Datenspeicher (dr) geschrieben wird.
At the output of the adder (ad) the fourth data word D can be picked up which is written into the data store (dr).
Elektronisch abstimmbarer Empfänger nach Anspruch 2, dadurch gekennzeichnet , daß der Verstärkungsgrad des Addierers (21) in Abhängigkeit vom Ausgang des Fensterkomparators (24) umschaltbar ist.
An electronic tuning type receiver according to claim 2, characterized in that a gain of said adding means (21) is switched in response to the output of said window comparator (24).
Vorrichtung nach Anspruch 16, bei welcher weiterhin eine Einrichtung (11m, 11n, 11p) vorgesehen ist, um ein Addierverhältnis des Addierers (11k) einzustellen.
An apparatus according to claim 16, further comprising means (11m, 11n, 11p) for setting a ratio of addition of said adder (11k).
Transformationsmittel nach Anspruch 5, wobei das Mittel zum Transformieren (22) des Divisors einen Addierer (60) umfaßt, dessen Eingänge der Divisor und ein Bruchteil des Divisors sind, wobei ein Ausgang des Addierers auf den Divisor angewendet wird.
A transforming means as claimed in claim 5 wherein the means for transforming (22) the divisor comprises an adder (60) having as inputs the divisor and a fractional part of the divisor, wherein an output of the adder is applied to the divisor.
Erfindung nach Anspruch 2, wobei das Ausgangssignal des Addierers um eine feste Zeitspanne verzögert wird.
The filter element as defined in claim 2 wherein said output of said adder is delayed by a fixed time period.
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