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a processor array as claimed
Vertaling van "a processor array as claimed" in Duits
Prozessorfeld nach
Prozessoranordnung nach
A processor array as claimed in claim 6, wherein each programmable delay line (53) has a minimum programmable delay.
Prozessoranordnung nach Anspruch 6, wobei die programmierbare Verzögerungszeile (53) jeweils eine programmierbare Mindestverzögerung besitzt.
A processor array as claimed in claim 1, wherein each semi-synchronous processor element (10, 12, 14, 16) comprises a programmable delay line (53), for applying a programmed delay to received control command signals.
Prozessoranordnung nach Anspruch 1, wobei die semisynchronen Prozessorelemente (10, 12, 14, 16) jeweils eine programmierbare Verzögerungszeile (53) umfassen für das Anwenden einer programmierten Verzögerung zum Empfang von Steuerbefehlsignalen.
A processor array as claimed in claim 1, wherein each processor element (4) is connected to the respective secondary bus (7) at a respective secondary bus node (3).
Prozessorfeld nach Anspruch 1, wobei jedes Prozessorelement (4) an einem entsprechenden Sekundärbusknoten (3) mit dem jeweiligen Sekundärbus (7) verbunden ist.
A processor array as claimed in claim 8, wherein each secondary bus node (3) comprises a device for combining a signal from the respective processor element (4) onto the respective secondary bus (3).
Prozessorfeld nach Anspruch 8, wobei jeder Sekundärbusknoten (3) eine Vorrichtung enthält, die ein Signal vom jeweiligen Prozessorelement (4) auf den entsprechenden Sekundärbus (7) kombiniert.
A processor array as claimed in claim 10, wherein the device for combining comprises a bitwise logical OR gate (58).
Prozessorfeld nach Anspruch 10, worin die Kombiniervorrichtung ein bitweises logisches ODER-Gatter (58) enthält.
A processor array as claimed in claim 2, wherein a start control command signal comprises a first binary signal level on said second connection (22), and a stop control command signal comprises a second binary signal level on said second connection (22).
Prozessoranordnung nach Anspruch 2, wobei ein Start-Steuerbefehlsignal eine erste binäre Signalhöhe auf der zweiten Verbindung (22) hat und ein Stopp-Steuerbefehlsignal eine zweite binäre Signalhöhe auf der zweiten Verbindung (22) hat.
A processor array as claimed in claim 3, wherein at least some of said primary bus nodes (2) comprise a delay element (23) for delaying the signals from the primary bus driver (1) on the respective primary bus (8).
Prozessorfeld nach Anspruch 3, worin mindestens einige Primärbusknoten (2) ein Verzögerungselement (23) enthalten, das die Signale vom Primärbustreiber (1) auf dem jeweiligen Primärbus (8) verzögert.
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