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buffer control circuit
Vertaling van "buffer control circuit" in Duits
Taktpuffersteuerschaltkreis
Zeilenpuffersteuerschaltung
Display control device according to one of the preceding claims, characterized in that said line buffer control circuit comprises control means, responsive to decoding the raster address signal, said decoding means also produces
Anzeigesteuervorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Zeilenpuffersteuerschaltung eine Steuereinrichtung aufweist, die auf das Decodieren des Rasteradressensignals anspricht, die Decodiereinrichtung auch erzeugt.
The system of claim 13 further comprising a buffer control circuit (508) for controlling the input buffer to output selected stored pixel values to said summing means and the error buffer to output selected stored error values to said gray balancing circuit.
System nach Anspruch 13, das ferner eine Puffersteuerschaltung (508) umfaßt zum Steuern des Eingangspuffers, um ausgewählte gespeicherte Pixelwerte an die Summierungseinrichtung auszugeben, und des Fehlerpuffers, um ausgewählte gespeicherte Fehlerwerte an die Grauausgleichsschaltung auszugeben.
Display control device according to claim 1, characterized in that said line buffer control circuit (1) outputs an enable control signal for the video control circuit and a switching condition signal for the address selector (3).
Anzeigesteuervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Zeilenpuffersteuerschaltung (1) ein Freigabe-Steuersignal für die Videosteuerschaltung und ein Schaltbedingungssignal für die Adressenauswahleinrichtung (3) ausgibt.
The read-out rate (CLK) of the jitter buffer is controlled dependent on the continuously derived delay averages, so that the averages are adjusted to a predetermined set delay. An Independent claim is included for a jitter buffer control circuit.
Abhängig von den fortlaufend abgeleiteten gewichteten Verzögerungsmittelwerten (d) wird dann eine Auslesegeschwindigkeit (CLK) des Jitterpuffers (JP) so geregelt, dass die gewichteten Verzögerungsmittelwerte (d) als Regelgröße auf eine vorgegebene Sollverzögerung (sd) eingeregelt werden.
A clock buffer control circuit as defined in claim 6 in which each delay element in a rank provides approximately the same amount of delay as all of the delay elements of all successive ranks of the series.
Taktpuffersteuerschaltkreis nach Anspruch 6, bei dem jedes Verzögerungselement in einem Rang etwa die gleiche Verzögerung bewirkt wie alle Verzögerungselemente der vorhergehenden Ränge in der Serie.
A clock buffer control circuit as defined in claim 1 in which said delay control circuit includes first and second delay line control circuits (27A, 27B) for generating said first and second delay line control signals in response to a delay control signal.
Taktpuffersteuerschaltkreis nach Anspruch 1, bei dem der Verzögerungssteuerschaltkreis erste und zweite Verzögerungsleitungssteuerschaltkreise (27A, 27B) enthält, zum Erzeugen der ersten und zweiten Verzögerungsleitungssteuersignale in Antwort auf ein Verzögerungssteuersignal.
Synoniemen voor buffer control circuit in het Engels
Woord & uitdrukking van de dag
Afbeelding van de dag
Resultaten: 6. Exact: 6. Verstreken tijd: 300 ms.
