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gate array as claimed
Vertaling van "gate array as claimed" in Duits
Gate-Array nach
Universalschaltung nach
ECL-Gatter-Array nach
A gate array as claimed in claim 1 and as in claim 2 or claim 3.
Gate-Array nach Anspruch 1 und nach Anspruch 2 oder Anspruch 3.
A mask programmable gate array as claimed in claim 1 or 2 wherein the one or more drive sections also include at least one bipolar transistor for providing pull-up drive capabilities.
Maskenprogrammierbare Gate-Array nach Anspruch 1 oder 2, bei der der eine oder die mehreren Ansteuerungsteil(e) auch wenigstens einen bipolaren Transistor zur Bereitstellung von Pull-up-Ansteuerungskapazitäten aufweist/aufweisen.
A gate array as claimed in claim 10 wherein two drive sections (26) are adjacent to one another to allow components within adjacent drive sections to be interconnected to increase current drive capabilities for a single macrocell.
Universalschaltung nach Anspruch 9, bei der zwei Ansteuerungsabschnitte (26) nebeneinander liegen, so daß Komponenten in benachbarten Ansteuerungsabschnitten miteinander verbunden werden können, um die Stromansteuerungskapazitäten für eine einzelne Makrozelle zu erhöhen.
A gate array as claimed in any one of claims 1-11 wherein two of the compute sections (22,23) contain components which may be interconnected to form a dual port SRAM cell, each port being independently usable to read or write contents of the SRAM cell.
Universalschaltung nach einem der Ansprüche 1 bis 10, bei der zwei der Rechenabschnitte (22, 23) Komponenten enthalten, die zur Bildung einer SRAM-Zelle mit zwei Ports miteinander verbunden werden können, wobei jeder Port unabhängig benutzbar ist, um SRAM-Zelleninhalte zu lesen oder zu schreiben.
An application specific integrated circuit (ASIC) containing a mask programmable gate array as claimed in claims 1 to 7.
Anwendungsspezifische integrierte Schaltung (ASIC), die eine maskenprogrammierbare Gate-Array nach einem der Ansprüche 1 bis 7 hat.
A gate array as claimed in any one of claims 1 to 24 wherein said one or more drive sections (26) contains a P-channel transistor.
Universalschaltung nach einem der Ansprüche 1 bis 23, bei der die genannten ein oder mehreren Ansteuerungsabschnitte (26) einen P-Kanal-Transistor enthalten.
A gate array as claimed in any one of claims 1 to 21 wherein two or more of the medium size N-channel transistors in each compute section share a common N-type diffused region.
Universalschaltung nach einem der Ansprüche 1 bis 20, bei der zwei oder mehr der mittelgroßen N-Kanal-Transistoren in jedem Rechenabschnitt eine gemeinsame diffundierte N-Zone gemeinsam nutzen.
A gate array as claimed in claim 12, characterized in that said interconnections (L11, L12, IN, OUT, CNT, CNT, V DD, GND) are provided in a single level.
Gatterfeld nach Anspruch 12, dadurch gekennzeichnet, daß die Verbindungen (L11, L12, IN, OUT, CNT, CNT , V DD , GND) auf einer einzigen Ebene vorgesehen sind.
An ECL gate array as claimed in any of claims 2 to 11, wherein said row bias generator means is arranged in the middle of said macrocell row so as to minimise the de-biasing of said base-emitter voltage of said lateral PNP transistors (Qp).
ECL-Gatter-Array nach einem der Ansprüche 2 bis 11, wobei die Reihenvorspannungsgeneratoreinrichtung in der Mitte der Makrozellenreihe vorgesehen ist, derart, daß der Verlust der Vorspannung der Basis-Emitter-Spannung des lateralen PNP-Transistors (Qp) minimiert wird.
An ECL gate array as claimed in claim 6, wherein the emitter of the current source transistor (QN) is connected to the row bias generator means power supply source (VEE) via a resistor (R).
ECL-Gatter-Array nach Anspruch 6, wobei der Emitter des Stromquellentransistors (QN) über einen Widerstand (R) mit der Energieversorgungsquelle (VEE) der Reihenvorspannungsgeneratoreinrichtung verbunden ist.
An ECL gate array as claimed in claim 3,4,5 or 6, wherein said row bias generator means (16a) includes means for compensating for Early effect of the lateral PNP transistor (QPL).
ECL-Gatter-Array nach Anspruch 3, 4, 5 oder 6, wobei die Reihenvorspannungsgeneratoreinrichtung (16a) eine Einrichtung aufweist, die einen Early-Effekt des lateralen PNP-Transistors (QPL) kompensiert.
An ECL gate array as claimed in claim 2,3 or 4 wherein said row bias generating means (16,16a) at least includes a lateral PNP transistor (QPL), a vertical PNP transistor (QPV) and a current source transistor (QN).
ECL-Gatter-Array nach Anspruch 2, 3 oder 4, wobei die Reihenvorspannungsgeneratoreinrichtung (16, 16a) wenigstens einen lateralen PNP-Transistor (QPL), einen vertikalen PNP-Transistor (QPV) und einen Stromquellentransistor (QN) aufweist.
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