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memory array column read/write circuitry
Examples with "memory array column read/write circuitry" and their translation in Duits
A method as claimed in claim 5 wherein: the voltage to which the word line is driven during the writing steps, which is less than the array VDD voltage, is less than a voltage used for powering memory array column read/write circuitry.
Verfahren nach Anspruch 5, bei dem: die unterhalb der Array-VDD-Spannung liegende Spannung, bei der die Wortleitung während der Schreib-Schritte betrieben wird, niedriger ist als eine Spannung, die zur Versorgung einer Schaltung zum Lesen/Schreiben von Speicher-Array-Spalten verwendet wird.
Andere resultaten
The memory of Claim 1 wherein said first accessing circuitry (507) comprises a column decoder for selecting a location along a row in said first array.
Speicher nach Anspruch 1, bei dem die erste Zugriffsschaltung (507) einen Spalten-Dekoder zum Auswählen einer Position entlang einer Zeile in dem ersten Array enthält.
A cache memory device according to claim 11 or claim 12 in which each column of cells in said first array of CAM cells is connected to control circuitry having a said don't care input.
Cachespeicher-Vorrichtung gemäß Anspruch 11 oder 12, bei welcher jede Spalte von Zellen in der ersten CAM-Matrix an eine Steuerungsschaltung mit einem Ignorierungseingang angeschlossen ist.
The memory of Claim 1 wherein said second accessing circuitry (404,405) comprises a row decoder for selecting a row in said second array and a column decoder for accessing cells along said selected row.
Speicher nach Anspruch 1, bei dem die zweite Zugriffsschaltung (404,405) einen Zeilen-Dekoder zum Auswählen einer Zeile in dem zweiten Array und einen Spalten-Dekoder zum Zugreifen auf Zellen entlang der ausgewählten Zeile enthält.
The method of Claim 12 wherein said disabling step comprises the step of generating a high impedance between bitlines associated with the second memory array and column decode circuitry for said second memory array.
Verfahren gemäß Anspruch 12, bei welchem der Schritt des Sperrens den Schritt eines Erzeugens einer hohen Impedanz zwischen Bitleitungen aufweist, die mit der zweiten Speichermatrix und einem Spaltendekodierschaltkreis für die zweite Speichermatrix verbunden sind.
A memory as claimed in claim 1 wherein each of the first and second arrays (300,302) has associated with it column select circuitry (304,306) for selectively connecting bit lines to the or each sense amplifier (312).
Speicher nach Anspruch 1, wobei jedem des ersten und zweiten Arrays (300,302) eine Spaltenauswahlschaltung (304,306) zum selektiven Verbinden von Bitleitungen mit dem bzw. jedem Leseverstärker (312) zugeordnet ist.
The memory device of claim 1 further including memory access circuitry coupled to said memory array (16) for accessing a portion of said memory array (16) designated by said row address and said column address.
Speichervorrichtung nach Anspruch 1, die weiters eine Speicherzugriffsschaltung umfasst, die an die Speicheranordnung (16) gekoppelt ist, um auf einen Teil der Speicheranordnung (16) zuzugreifen, der durch die Reihenadresse und die Spaltenadresse bezeichnet wird.
The memory of claim 6, wherein said row (715) and column (735) addressing circuitries associated with said memory array (700) within said memory are at least partially located beneath said memory array (700).
Der Speicher gemäß Anspruch 6, bei dem die Zeilenadressierungsschaltungsanordnung (715) und die Spaltenadressierungsschaltungsanordnung (735), die dem Speicherarray (700) in dem Speicher zugeordnet sind, sich zumindest teilweise unterhalb des Speicherarrays (700) befinden.
Circuitry and method for sequentially accessing a memory array.
Schaltungsanordnung und Verfahren zum sequentiellen Zugriff auf eine Speicherarray.
Bit line load and column circuitry for a semiconductor memory.
Bitleitungslast und Spalteschaltungen für einen Halbleiterspeicher.
Circuitry comprising a processor, at least two read/write memories and a power supply device.
Schaltungsanordnung mit einem Prozessor, mindestens zwei Schreib-Lese-Speichern und einer Stromversorgungseinrichtung.
Technique for testing bitline and related circuitry of a memory array
Verfahren zur Prüfung von Bitleitungen und bezogenen Schaltungen eines Speichers
An integrated circuit memory device according to any preceding claim which includes sensing circuitry for reading data bits stored in said memory array.
Integrierte Speicherschaltungseinrichtung gemäß einem der voranstehenden Ansprüche, die eine Erfassungs- bzw. Leseschaltung enthält, um Datenbits zu lesen, die in der Speicheranordnung gespeichert sind.
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