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Speicherzellenmatrix
Method for optimising a memory cell matrix for a semiconductor integrated microcontroller
Verfahren zur Optimierung einer Speicherzellenmatrix für integrierten Halbleitermikrokontroller
Programming circuitry for a semiconductor integrated memory device having a matrix (3) of non-volatile memory cells, characterized in that it includes a regulator (1) according to Claim 1 for each sector (7) of the memory cell matrix (3).
Programmier-Schaltungsaufbau für ein integriertes Halbleiter-Speicherbauelement mit einer Matrix (3) aus nicht flüchtigen Speicherzellen, dadurch gekennzeichnet, dass er für jeden Sektor (7) der Speicherzellenmatrix (3) einen Regler (1) gemäß Anspruch 1 aufweist.
A memory according to claim 8 or 9, wherein the fundamental clock comprises a row control clock RAS, a column control clock CAS, and a write control clock WE for said memory cell matrix.
Speicher nach Anspruch 8 oder 9, bei dem der Grundtaktgeber einen Reihensteuertakt (RAS), einen Spaltensteuertakt (CAS) und einen Schreibsteuertakt (WE) für die Speicherzellenmatrix umfaßt.
The read only memory according to claim 1, wherein a storage pattern is formed on said memory cell matrix by placing or not placing a transistor (1, 2) on each intersecting point of said word and bit lines (W0-W3; B10-B23).
Der Nurlesespeicher gemäß Anspruch 1, dadurch gekennzeichnet, daß ein Speichermuster auf der Speicherzellenmatrix durch Anordnen oder nicht Anordnen eines Transistors (1, 2) auf jedem Kreuzungspunkt der Wort- und Bitleitungen (W0-W3; B10-B23) ausgebildet ist.
Process according to claim 1, characterised in that after said growth of tunnel oxide one uniform layer of oxide is present on all active areas of the memory cell matrix.
Verfahren entsprechend Anspruch 1, dadurch gekennzeichnet, dass nach dem Aufwachsen von Tunneloxid eine gleichmäßige Oxidschicht auf allen aktiven Bereichen der Speicherzelle vorhanden ist.
The memory cell device has a semiconductor substrate incorporating a memory cell matrix, each memory cell having at least one selection transistor coupled to a memory element and controlled via a pair of intersecting word lines (214,218).
Eine Speicherzellenanordnung enthält in einem Halbleitersubstrat eine Vielzahl Speicherzellen, die jeweils mindestens einen Auswahltransistor aufweisen, der zwischen eine Bitleitung und ein Speicherelement geschaltet ist.
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