A processor array as claimed in claim 6, wherein each programmable delay line (53) has a minimum programmable delay.
Prozessoranordnung nach Anspruch 6, wobei die programmierbare Verzögerungszeile (53) jeweils eine programmierbare Mindestverzögerung besitzt.
A processor array as claimed in claim 1, wherein each semi-synchronous processor element (10, 12, 14, 16) comprises a programmable delay line (53), for applying a programmed delay to received control command signals.
Prozessoranordnung nach Anspruch 1, wobei die semisynchronen Prozessorelemente (10, 12, 14, 16) jeweils eine programmierbare Verzögerungszeile (53) umfassen für das Anwenden einer programmierten Verzögerung zum Empfang von Steuerbefehlsignalen.
A processor array according to any preceding claim, further characterised in that m is equal to an integral multiple of four.
Verarbeitungsanordnung nach einem der vorangehenden Ansprüche, weiterhin dadurch gekennzeichnet, daß m gleich einem ganzzahligen Vielfachen von vier ist.
A processor array according to any preceding claim, further characterised in that the preselected direction is from the least significant bit to the most significant bit of the shift register (52).
Verarbeitungsanordnung nach einem der vorangehenden Ansprüche, weiterhin dadurch gekennzeichnet, daß die vorgewählte Richtung vom am wenigesten signifikanten Bit zum signifikantesten Bit des Schieberegisters (52) verläuft.
A processor array as claimed in claim 2, wherein a start control command signal comprises a first binary signal level on said second connection (22), and a stop control command signal comprises a second binary signal level on said second connection (22).
Prozessoranordnung nach Anspruch 2, wobei ein Start-Steuerbefehlsignal eine erste binäre Signalhöhe auf der zweiten Verbindung (22) hat und ein Stopp-Steuerbefehlsignal eine zweite binäre Signalhöhe auf der zweiten Verbindung (22) hat.
Method and apparatus for operating a computer processor array
The processor array as claimed in claim 3, in which each power supply switch is assigned a current limiting device.
Prozessor-Anordnung gemäß Anspruch 3, bei der jedem Energieversorgungs-Schalter eine Strombegrenzungs-Einrichtung zugeordnet ist.
The adaptive processor array of any preceding claim, wherein the states are a state of dissimilarity and a state of similarity.
Die selbstanpassende Prozessorreihenanordnung nach einem beliebigen vorhergehenden Anspruch, bei der die Zustände ein Zustand der Verschiedenheit und ein Zustand der Gleichheit sind.
On a processor array the shuffle permutation can be realized by a "triangle" of exchanges between neighbouring elements
Auf Prozessorfeldern kann die Permutation shuffle durch ein "Dreieck" von Vertauschungen zwischen Nachbarelementen hergestellt werden
The processor array as claimed in one of claims 1 to 5, in which the processor elements are arranged in matrix form in rows and columns.
Prozessor-Anordnung gemäß einem der Ansprüche 1 bis 5, bei der die Prozessorelemente matrixförmig in Zeilen und Spalten angeordnet sind.
The adaptive processor array of claim 1 or 2, wherein each cell further includes means for inhibiting a change in the value of the memory state of the cell when the value thereof has reached a predetermined level.
Die selbstanpassende Prozessorreihenanordnung des Anspruches 1 oder 2, bei der jede Zelle ferner eine Einrichtung zum Unterbinden einer Änderung bei dem Wert des Speicherzustandes der Zelle einschließt, wenn ihr Wert einen vorbestimmten Wert erreicht hat.
A parallel processor array according to at least one of the preceding claims further including a control circuit (10,20) for generating control signals for controlling said processor/memories in parallel, said interconnection nodes in parallel, and said first communications network in parallel.
Parallel-Prozessor-Feld nach mindestens einem der vorhergehenden Ansprüche weiterhin aufweisend eine Steuereinheit (10, 20) zum Erzeugen von Steuersignalen, die die Prozessoren/Speicher, die Verbindungsknoten, und das erste Kommunikationsnetzwerk parallel steuern.
Ingrated retina with processor array.