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The row decoder according to claim 2, wherein the testing operation is an operation of direct memory access to a memory cell.
Reihendecoder nach Anspruch 2, wobei der Testbetrieb ein Betrieb mit direktem Speicherzugriff auf eine Speicherzelle ist.
The row decoder according to claim 1, wherein the testing operation is an operation requiring an activation time of the switching means longer than a typical activation time during read or write operations.
Reihendecoder nach Anspruch 1, wobei der Testbetrieb ein Betrieb ist, der eine Aktivierungszeit der Schalteinrichtung erfordert, die länger ist als eine typische Aktivierungszeit während des Lese- oder Schreibbetriebs.
The row decoder according to any one of the preceding claims, wherein the third means includes means (PT) for selectively coupling the select signal with the select line.
Reihendecoder nach einem der vorhergehenden Ansprüche, wobei die dritte Einrichtung eine Einrichtung (PT) für das selektive Koppeln des Auswahlsignals mit der Auswahlleitung aufweist.
The row decoder according to claim 4, wherein the third means includes means (220,PT) activatable in the direct memory access operation are adapted to deriving said access voltage and said access inhibition voltage from the memory block select signals.
Reihendecoder gemäß Anspruch 4, wobei die dritte Einrichtung eine Einrichtung (220, PT) aufweist, die im Betrieb mit direktem Speicherzugriff aktivierbar und dafür ausgebildet ist, die Zugriffsspannung und die Zugriffssperrspannung von den Speicherblockauswahlsignalen abzuleiten.
The row decoder according to any of the foregoing Claims, characterized in that said biasing circuit (54) further comprises a switching circuit (56) arranged upstream of said level translator circuit (58) and comprising unipolar switching means (68).
Zeilendecodierer nach einem der vorausgehenden Ansprüche, dadurch gekennzeichnet, dass die Vorspannungsschaltung (54) ferner eine Umschaltungsschaltung (56) aufweist, welche in Aufwärtsrichtung zur Pegelumsetzungsschaltung (58) angeordnet ist und welche eine unipolare Schaltvorrichtung (68) aufweist.
The row decoder according to Claim 3, characterized in that said first, second and third transistors (81, 86, 82) have a triple-well type structure.
Zeilendecodierer nach Anspruch 3, dadurch gekennzeichnet, dass der erste, zweite und dritte Transistor (81, 86, 82) eine Struktur vom Dreifachwannentyp besitzt.
The row decoder according to Claim 8, characterized in that said seventh transistor (94) has a triple-well type structure.
Zeilendecodierer nach Anspruch 8, dadurch gekennzeichnet, dass der siebte Transistor (94) eine Struktur vom Dreifachwannentyp besitzt.
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Synoniemen voor row decoder according in het Engels