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Vordekodiereinheit
A microprocessor as claimed in any one of claims 1 to 4, wherein the predecode information includes start bits or end bits.
A method as claimed in any one of claims 6 to 9, further comprising recalculating the predecode information in the event the corresponding instruction bytes are modified.
Verfahren nach einem der Ansprüche 6 bis 9, ferner mit dem Neuberechnen der Vordekodier-Information in dem Fall, dass die entsprechenden Instruktions-Bytes modifiziert werden.
A method as claimed in claim 6 or claim 7, wherein the predecode information comprises instruction length information including start bits or end bits.
A microprocessor as claimed in claim 1, 2 or 3, wherein the predetermined invalidation constant is a sequence of predecode bits that is unlikely to be generated by the predecode unit (12) during instruction predecoding operations.
Microprozessor nach Anspruch 1, 2 oder 3, bei dem die vorbestimmte Invalidations-Konstante eine Sequenz von Vordekodier-Bits ist, für die kaum Wahrscheinlichkeit besteht, dass sie während Instruktionsvordekodier-Operationen von der Vordekodiereinheit (12) erzeugt wird.
A method as claimed in claim 15, further comprising storing a plurality of predecode bits into the instruction cache (16), wherein the predecode bits indicate the presence of branch instructions and the presence of offset bytes stored as immediate data in direct branch instructions.
Verfahren nach Anspruch 15, ferner mit dem Schritt des Speicherns mehrerer Vordekodier-Bits in dem Instruktions-Cache-Speicher (16), wobei die Vordekodier-Bits das Vorhandensein von Abzweig-Instruktionen und das Vorhandensein von Offset-Bytes angeben, die als unmittelbare Daten in den Direkt-Abzweig-Instruktionen gespeichert sind.
A microprocessor as claimed in claim 4, wherein the instruction cache (16) is configured to store predecode information for the instruction bytes, wherein the predecode information includes predecode bits indicative of instruction starting bytes.
Mikroprozessor nach Anspruch 4, bei dem der Instruktions-Cache-Speicher (16) zum Speichern von Vordekodier-Information für die Instruktions-Bytes konfiguriert ist, wobei die Vordekodier-Information Vordekodier-Bits enthält, die Instruktions-Start-Bytes angeben.
A method as claimed in claim 6, further comprising initialising the predecode information stored in the level two cache (50) by storing an invalidation constant into the level two cache (50).
Verfahren nach Anspruch 6, ferner mit dem Initialisieren der in dem Ebene-zwei-Cachespeicher (50) gespeicherten Vordekodier-Information durch Speichern einer Invaiidations-Konstanten in diesem.
An apparatus as in claim 2 wherein: the predecode information includes an opcode identifier (BYTEQP2); and the multiplexer includes select logic to select an opcode byte of the CISC instruction for inclusion in the CISC instruction information.
Vorrichtung nach Anspruch 2, bei der: die Vordekodier-Information eine Opcode-Identifikation (BYTEQP2) enthält; und der Multiplexer eine Wähl-Logik enthält, um ein Opcode-Byte der CISC-Instruktion zur Einbeziehung in die CISC-Instruktions-Information zu wählen.
The predecode unit as recited in claim 2 further comprising an instruction buffer (302) coupled to said decode circuit and said prefix find circuit and configured to store a plurality of instruction bytes.
Vordekodiereinheit nach Anspruch 2, ferner mit einem mit der Dekodierschaltung und der Präfix-Auffindungsschaltung verbundenen Instruktions-Puffer (302) zum Speichern mehrerer Instruktions-Bytes.
The predecode unit as recited in claim 3, wherein said instruction buffer includes a predecode pointer which identifies a first instruction byte of said fixed number of instruction bytes, wherein said predecode pointer is incremented by said fixed number of instruction bytes each clock cycle.
Vordekodiereinheit nach Anspruch 3, bei der der Instruktions-Puffer einen Vordekodier-Pointer enthält, der ein erstes Instruktions-Byte der festen Anzahl von Instruktions-Bytes identifiziert, wobei der Vordekodier-Pointer in jedem Taktzyklus durch die feste Anzahl von Instruktions-Bytes inkrementiert wird.
An apparatus as claimed in claim 17, wherein the instruction lookahead logic circuit further comprises: a circuit for determining whether the predecode information is valid based on the predecode information indicative of instruction length.
The predecode unit as recited in claim 1 wherein said prefix find circuit is further configured to identify which of said fixed number of instruction bytes are operand override prefixes, address override prefixes and escape code prefixes.
Vordekodiereinheit nach Anspruch 1, bei der die Präfix-Auffindungsschaltung ferner identifiziert, welche Instruktions-Bytes der festen Anzahl von Instruktions-Bytes Operanden-Überlagerungs-Präfixe, Adress- Überlagerungs-Präfixe und Code-Austritts-Präfixe sind.
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