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The method of Claim 13, wherein the serial data stream is received at a first clock rate, the successive n-bit portions being converted at a second clock rate, the successive n-bit parallel sections being placed onto the m-bitline output bus through a third clock rate.
Das Verfahren aus Anspruch 13, wobei der serielle Datenstrom mit einer ersten Taktrate empfangen wird, die aufeinander folgenden n-Bit-Teile mit einer zweiten Taktrate umgewandelt werden und die aufeinander folgenden parallelen n-Bit-Teile mit einer dritten Taktrate an den Bus mit m Bitleitungen angelegt werden.
The method of Claim 14, further comprising the step of: offsetting a phase of the third clock rate in order to place the successive n-bit parallel sections onto the m-bitline output bus at different time intervals.
Das Verfahren aus Anspruch 14, das weiterhin folgenden Schritt umfasst: Versatz der Phase der dritten Taktrate, um die aufeinander folgenden parallelen n-Bit-Teile zu unterschiedlichen Zeitintervallen auf den Bus mit m Bitleitungen zu legen.
The demultiplexer of Claim 7, wherein the second clock rate is one-eighth of a frequency of the first clock rate, the third clock rate being one-fourth of a frequency of the second clock rate.
Der Demultiplexer aus Anspruch 7, wobei die zweite Taktrate ein Achtel einer Frequenz der ersten Taktrate ist und die dritte Taktrate ein Viertel einer Frequenz der zweiten Taktrate ist.
The arrangement of claim 1, wherein the clock control circuit (50) is further adapted to reduce the first clock rate (TL1) to a third clock rate that is at least ten percent slower than the first clock rate (TL1).
Anordnung nach Anspruch 1, wobei die Taktsteuerungsschaltung (50) weiterhin angepasst ist, um die erste Taktrate (TL1) auf eine dritte Taktrate zu reduzieren, welche mindestens zehn Prozent langsamer ist als die erste Taktrate (TL1).
The demultiplexer of Claim 7, wherein the first, second, third, and fourth output registers receive the third clock rate at different phase offsets.
Der Demultiplexer aus Anspruch 7, wobei das erste, zweite, dritte und vierte Ausgangsregister die dritte Taktrate mit unterschiedlichen Phasenverschiebungen erhalten.
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