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According to a further preferred embodiment of the invention, the refresh circuit may further comprise a selection circuit for forwarding the address information depending on the information provided by the selection unit selecting information to the word line decoder.
Gemäß einer weiteren bevorzugten Ausführungsform der Erfindung kann die Auffrischschaltung weiterhin eine Auswahlschaltung aufweisen, um die Adressinformation abhängig von der von der Auswahleinheit bereitgestellten Auswahlinformation an den Wortleitungsdekoder weiterzuleiten.
The method of claim 16, wherein the address information is passed depending on the provided by the selection unit selecting information to the word line decoder.
Verfahren nach Anspruch 16, wobei die Adressinformation abhängig von der von der Auswahleinheit bereitgestellten Auswahlinformation an den Wortleitungsdekoder weitergeleitet wird.
Darlington-type switching stage, especially for a memory word line decoder.
A word line decoder gate according to claim 17, further comprising a buffer (526,528) coupled to said common node for asserting a corresponding word line signal.
Wortleitungs-Dekodiergatter nach Anspruch 17, weiter einen Puffer (526,528) umfassend, der an den benannten gemeinsamen Knoten angeschlossen ist, um ein entsprechendes Wortleitungssignal festzustellen.
A monolithic random access memory as set forth in claim 1, wherein said word line decoder having a first level of circuitry for receiving a word address and a second level of circuitry connecting said first level of circuitry to said n pair of word lines.
Ein monolithischer Speicher mit wahlfreiem Zugriff gemäß Anspruch 1, in welchem der Wortleitungsdecodierer einen ersten Schaltungsteil zum Empfang einer Wortadresse und einen zweiten Schaltungsteil aufweist, der den ersten Schaltungsteil mit den n Wortleitungspaaren verbindet.
Negative-voltage word line decoder with small area terminating elements
A word line decoder gate according to claim 6, further comprising a sixth semiconductor device (702;702a) coupled between said plurality of first semiconductor devices and said first voltage level and receiving said delayed clock signal.
Wortleitungs-Dekodiergatter nach Anspruch 6, weiter ein sechstes Halbleiterbauelement (702; 702a) umfassend, das zwischen die benannte Mehrzahl erster Halbleiterbauelemente und den benannten ersten Spannungspegel geschaltet ist und das benannte verzögerte Taktsignal umfasst.
A word line decoder gate according to claim 11, wherein said fourth semiconductor device comprises a P-channel device (520) having a control terminal receiving said delayed clock signal and a current path coupled between said second voltage level and said third semiconductor device.
Wortleitungs-Dekodiergatter nach Anspruch 11, worin das benannte vierte Halbleiterbauelement ein P-Kanal-Element (520) mit einem Steueranschluss, der das benannte verzögerte Taktsignal empfängt, und einem Strompfad, der zwischen den benannten zweiten Spannungspegel und das benannte dritte Halbleiterbauelement geschaltet ist, umfasst.
A word line decoder gate according to claim 11, wherein said P-channel semiconductor device comprises a P-channel CMOS device.
Wortleitungs-Dekodiergatter nach Anspruch 11, worin das benannte P-Kanal-Halbleiterbauelement ein P-Kanal-CMOS-Element umfasst.
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