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SystemVerilog
Vertaling van "SystemVerilog" in Duits
VHDL
SystemVerilog
The tool flow from SystemVerilog through simulation, synthesis and FPGA place-and-route
Tool-Flow von VHDL über Simulation, Synthese und Place und Route
SystemVerilog for FPGA/ASIC Design prepares the engineer for practical project readiness for FPGA or ASIC design, including RTL synthesis, block-level test benches, and FPGA design flows.
VHDL for FPGA Design (Tag 1-3) bereitet den Ingenieur auf FPGA Designprojekte in der Praxis vor.
SystemVerilog is a major extension of the established...
SystemVerilog ist eine wichtige Erweiterung des...
Delegates for this course must start with a detailed knowledge of building class-based verification environments using SystemVerilog.
Voraussetzung für die Teilnahme an diesem Kurs sind gute Grundkenntnisse in SystemVerilog.
How much SystemVerilog training do you need?
Wie Viel SystemVerilog training Brauchen Sie?
Verification engineers aiming to deploy coverage driven verification approaches for the first time using SystemVerilog
Verifikationsingenieure, deren Ziel es ist, Coverage-gesteuerte Verifikationsansätze zum ersten Mal mit SystemVerilog anzuwenden
Verification engineers wishing to migrate to SystemVerilog class-based verification from other established verification languages and test bench automation techniques
Verifikationsingenieure, die von anderen bewährten Verifikationssprachen und Testbench-Automatisierungstechniken zu klassenbasierter Verifikation mit SystemVerilog übergehen möchten
Having a methodology that works on a number of widely installed simulators and verification tools provides the confidence to move to SystemVerilog.
Nur eine Methodik, die mit verschiedenen, weit verbreiteten Simulatoren und Verifikations-Werkzeugen arbeitet, bietet die notwendige Sicherheit für einen Umstieg auf SystemVerilog.
UVM offers a complete framework for the creation of sophisticated functional verification environments in SystemVerilog, and encourages the development and deployment of re-usable verification components.
OVM bietet ein vollständiges Framework zur Erstellung anspruchsvoller Umgebungen für die funktionale Verifikation in SystemVerilog und unterstützt die Entwicklung und Bereitstellung wiederverwendbarer Verifikationskomponenten.
The OVM reduces the complexity of adopting SystemVerilog by embedding verification practices into its methodology and library, and significantly shortens the time to create verification environments, easily integrate plug-and-play VIP and ensure code portability and reuse.
Außerdem wird die OVM die für die Erstellung einer Verifikationsumgebung erforderliche Zeit deutlich verkürzen, die Integration von Plug-and-Play-VIP vereinfachen sowie Datenportierbarkeit und Wiederverwendbarkeit garantieren.
The OVM reduces the complexity of adopting SystemVerilog by embedding verification practices into its methodology and library.
OVM vereinfacht die Einführung von SystemVerilog durch die Integration von Verifikationspraktiken in die Methodik und Bibliotheken.
Unlike traditional HDLs (hardware description language), SystemVerilog introduces an object-oriented design style that offers a plethora of new language features.
Im Gegensatz zu traditionellen Hardwarebeschreibungssprachen (HDL - Hardware Description Language) verwendet SystemVerilog einen objekt-orientierten Designstil, der eine Fülle neuer Spracheigenschaften bietet.
Design and verification teams work with a plethora of functional models sourced in different design languages, primarily SystemC and SystemVerilog, where the choice of language is made in order to exploit the advantages of the native language.
Design- und Verifikationsteams arbeiten mit einer Vielzahl von funktionalen Modellen in verschiedenen Design-Sprachen, in erster Linie SystemC und SystemVerilog, wobei die jeweilige Sprache ausgewählt wird, um ihre speziellen Vorteile zu nutzen.
Synoniemen voor SystemVerilog in het Engels
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