Examples with "VHDL Modell" and their translation in Engels
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Für die Verifikation des Konzepts wurde ein VHDL Modell sowohl der Pipeline als auch unterschiedlicher Algorithmen entwickelt, sowie auch ein abstraktes Modell in Matlab.
To verify the function of the concept, a VHDL model of the self-healing pipeline as well as of several different reconfiguration controllers was designed.
Andere resultaten
Eine Verifikation erfolgt durch Simulationen der System Generator- und VHDL Modelle.
A verification is done by a simulation of System Generator- and VHDL models.
Definierte Arbeitsabläufe zeigen, wie man die Ableitung schrittweise auf VHDL-Modellen umsetzt und dadurch für das Zeitverhalten irrelevante Teile des Modells entfernt.
Bei der Entwicklung des VHDL Modells konnte das Projektteam massiv von einer bereits existierenden DFKI internen Codebasis profitieren.
In the development of the VHDL model, the project team was able to profit from an existing DFKI internal code base.
Synthesierbares VHDL-Modell einer Multikanal-DMA-Steuerung für ein integriertes Bussystem
Synthesizable vhdl model of a multi-channel dma-engine core for embedded bus systems
Die Nutzung beinhaltet daher nicht das Recht, die VHDL-Modelle zu verbreiten oder anderweitig zu kommerziellen Zwecken zu nutzen.
This does not include the right to disclose, copy, sell, or otherwise commercially exploit the VHDL models.
Aachen: Shaker-Zuverlässigkeitsanalyse unter Verwendung von VHDL-Modellen mit integrierter Fehlerbeschreibung.
System Dependability Analysis using VHDL Models with Integrated Fault Descriptions.
Original Kurzfassung: Entwicklung eines 8051-befehlskompatiblen VHDL-Modells für die High-Speed-Simulation auf der Systemebene.
Development of a 8051 instruction set compatible VHDL model for the high speed simulation at the systems level.
Dabei bieten wir insbesondere Unterstützung für SystemC AMS, SystemC TLM und UVM-SystemC sowie für die automatisierte Überführung von VHDL-Modellen in SystemC-Modelle.
We specialize in particular in the support of SystemC AMS, SystemC TLM and UVM-SystemC, as well as in the automatic transfer of VHDL models into SystemC models.
Die Ergebnisse der Übersetzung in VHDL (nachfolgend „VHDL-Modelle" genannt) werden Ihnen per E-Mail zugesandt und sind ausschließlich für interne, nicht-kommerzielle Evaluationszwecke bestimmt.
Grant of Rights The synthesis results in terms of generated VHDL code (hereinafter VHDL models) are sent to the requesting user via e-mail.
Die allgemein übliche Trennung in einanaloges und ein digitales (VHDL) Modell mit einer Schnittstelle zwischen den unterschiedlichen Simulatoren fällt weg.
The usual separation into an-analog and a digital (VHDL) part with an interface between different simulators is omitted.
Die Übersetzung Ihrer SystemC-Modelle in VHDL mittels unseres Software-Tools „FOSSY" ist unentgeltlich.
The synthesis of user-supplied SystemC models to RT-level VHDL with the online-demo of FOSSY is free of charge.
Der Einsatz des Software-Tools „FOSSY" zur Übersetzung Ihrer SystemC-Modelle in VHDL in diesem Beta-Stadium setzt voraus, dass Sie den nachfolgend genannten Nutzungsbedingungen zugestimmt haben.
The use of FOSSY for SystemC to VHDL conversion in this evaluation phase requires, that you accept the following Terms of Use.
