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VHDL-
Vertaling van "VHDL-" in Engels
Simulieren Sie das Hardwareverhalten Ihres Entwurfs, eruieren Sie alternative Architekturen und generieren Sie synthetisierbaren VHDL- oder Verilog-Code.
Simulate the hardware behavior of your design, explore alternative architectures, and generate synthesizable VHDL or Verilog.
Diesbezüglich wurden die Hardware-Interfaces zwischen den FPGA- und µCon-troller-I/Os, sowie die jeweiligen VHDL- und Software-Module zur Steuerung des Kommunikations- und Datentransfers entwickelt.
This re-gard developed the hardware interface between the FPGA and Controller-I/Os, and the respective VHDL and software modules to control the communication-ons and data transfers.
Anpassbaren VHDL- und Verilog-Code automatisch von Ihren Modellen erzeugen, der für die Implementierung auf einem FPGA oder ASIC synthetisiert werden kann.
Automatically generate customizable VHDL and Verilog code from your models that can be synthesized for implementation on an FPGA or ASIC.
Generieren Sie VHDL- und Verilog-Testbenches für die schnelle Verifikation von generiertem HDL-Code.
Generate VHDL and Verilog test benches for rapid verification of generated HDL code.
Generieren Sie VHDL- und Verilog-Testbenches für die schnelle Verifikation von generiertem HDL-Code.
Create a VHDL or Verilog test bench to simulate and test HDL code.
Generieren Sie VHDL- und Verilog-Code, der branchentypische Programmier-Richtlinien wie RMM oder STARC erfüllt.
Generate VHDL and Verilog code that meets common industry coding guidelines such as RMM and STARC.
Aus HDL Coder heraus können Sie synthetisierbaren VHDL- und Verilog-Code zusammen mit AXI-Schnittstellen für SoCs erzeugen und optimieren.
From HDL Coder, you can optimize and generate synthesizable VHDL or Verilog along with AXI interfaces to plug into an SoC.
Sie können synthetisierbaren VHDL- und Verilog-Code aus MATLAB-Funktionen, Simulink-Modellen oder einer Kombination der beiden generieren.
You can generate synthesizable VHDL and Verilog code from MATLAB functions, Simulink models, or a combination of the two.
Generieren Sie optimierten und lesbaren VHDL- oder Verilog-Code für jede FPGA-, ASIC- oder SoC-Hardware.
Generate optimized and readable VHDL or Verilog for any FPGA, ASIC, or SoC hardware
Neben synthetisierbarem VHDL- und Verilog-Code erzeugt HDL Coder auch IP-Kerne, die sich zur Systemintegration sehr einfach in Vivado IP Integrator einfügen.
Along with synthesizable VHDL and Verilog, HDL Coder generates IP cores that easily plug into Quartus Prime for system integration.
HDL Coder generiert lesbaren VHDL- und Verilog-Code unter Wiederverwendung der Namenskonventionen Ihrer MATLAB- und Simulink-Funktionen und -Blöcke.
HDL Coder produces readable VHDL and Verilog code, re-using naming conventions from your MATLAB and Simulink functions and blocks.
Dann können Sie mit HDL Coder synthetisierbaren VHDL- oder Verilog-RTL-Code generieren.
You can then use HDL Coder to generate synthesizable VHDL or Verilog RTL.
Generieren Sie mit HDL Coder VHDL- und Verilog-Code für FPGA- und ASIC-Entwürfe.
Generate VHDL and Verilog code for FPGA and ASIC designs with HDL Coder.
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Synoniemen voor VHDL- in het Duits
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