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The memory system of claim 13 or claim 14 in which the second memory is provided by a second level cache memory (26).
Speichersystem gemäß Anspruch 13 oder Anspruch 14, bei dem der zweite Speicher durch einen Second-Level-Cache-Speicher (26) bereitgestellt wird.
The computer system of claim 1, wherein the next level cache memory further comprises a refresh counter (802) which stores the address of a DRAM array which is currently being refreshed.
Computersystem nach Anspruch 1, wobei der nächste-Stufe-Cache-Speicher ferner einen Auffrischzähler (802) umfaßt, der die Adresse einer DRAM-Matrix speichert, die gerade aufgefrischt wird.
The computer system of claim 9, wherein the next level cache memory comprises a plurality of DRAM arrays operating in parallel.
Computersystem nach Anspruch 9, wobei der nächste-Stufe-Cache-Speicher eine Mehrzahl von DRAM-Matrizen umfaßt, die parallel arbeiten.
A method according to claim 5 wherein said one high level cache memory sends said WRITE GRANT signal from its second port to said processor bus which is coupled thereto without sending any RETRY signal to that processor bus.
Ein Verfahren nach Anspruch 5, wobei der eine High-Level-Cache-Speicher das SCHREIB-ERTEILUNGS-Signal von seinem zweiten Anschluß an den Prozessorbus sendet, der damit verbunden ist, ohne irgendein NEUVERSUCH-Signal an diesen Prozessorbus zu senden.
A method according to claim 3 wherein between receiving said WRITE REQUEST signal and sending said WRITE GRANT signal, said one high level cache memory sends a RETRY signal from its second port to said processor bus which is coupled thereto and receives another WRITE REQUEST signal therefrom.
Ein Verfahren nach Anspruch 3, wobei zwischen dem Empfangen des SCHREIB-ANFORDERUNGS-Signals und dem Senden des SCHREIB-ERTEILUNGS-Signals der eine High-Level-Cache-Speicher von seinem zweiten Anschluß ein NEUVERSUCH-Signal an den damit verbundenen Prozessorbus sendet und ein anderes SCHREIBANFORDERUNGS-Signal daraus empfängt.
A method according to claim 2 wherein said one high level cache memory snoops on said system bus and changes said tag bits for said data word from exclusive to shared if said data word is read from said main memory by another high level cache memory.
Ein Verfahren nach Anspruch 2, wobei der eine High-Level-Cache-Speicher den Systembus überwacht und die Etikettenbits für das Datenwort von exklusiv auf gemeinsam benutzt verändert, wenn das Datenwort aus dem Hauptspeicher von einem anderen High-Level-Cache-Speicher gelesen wird.
METHOD AND STRUCTURE FOR UTILIZING A DRAM ARRAY AS SECOND LEVEL CACHE MEMORY
VERFAHREN UND STRUKTUR ZUR VERWENDUNG EINER DRAM-MATRIX FÜR EINEN ZWEITE-STUFE-CACHESPEICHER
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