cache memory controller in a raid interface
a cache memory controller section comprises a plurality of STBs for holding eight-byte store data transmitted from a computing unit, a plurality of WBs, a DATA-RAM, an FCDR, and an ECC-RAM
une section dispositif de commande de mémoire cache comprend une pluralité de STB pour retenir des données de stockage de huit octets transmises depuis une unité informatique, une pluralité de WB, une DATA-RAM, une FCDR et une ECC-RAM
the invention relates to a cache memory controller for controlling a set-associative memory in which two or more blocks are arranged in the same set, and to a method for replacing a cache block
la présente invention concerne un contrôleur de mémoire cache destiné à contrôler une mémoire associant des ensembles dans laquelle deux blocs ou plus sont disposés dans le même ensemble, et un procédé de remplacement d'un bloc de cache
INFORMATION PROCESSOR, CACHE MEMORY CONTROLLER, AND MEMORY ACCESS SEQUENCE ASSURANCE METHOD
Andere resultaten
integrated level two cache and memory controller with multiple data ports
This non-core portion can include a cache memory, a cache controller, and an interconnect structure.
In one embodiment, a cache subsystem includes a cache memory and a cache controller coupled to the cache memory.
this eliminates the overhead associated with storing the data in an intermediate device, such as a cache or memory controller.
This can allow the memory controller to use memory devices as temporary caches so that the memory controller can free up space in its own memory.
A cache memory comprises a cache controller and a nonvolatile semiconductor memory as a storage medium.
When a memory controller receives the cache miss, the memory controller may look up the address in a lookup table that maps memory chunks to cache coherence domains.
The set of operations can be configured to use the parameters and perform the operations of the DMA, cache, or memory controller.
L'ensemble d'opérations peut être configuré pour utiliser les paramètres et effectuer les opérations du contrôleur DMA, de cache ou de mémoire.
An apparatus and method for reducing the time required to supply a processor core with instructions uses a cache memory, a cache controller, and an instruction predecoding unit.
L'invention porte sur un appareil et un procédé servant à réduire le temps nécessaire pour réduire le temps de chargement d'instructions dans la mémoire d'un processeur comprenant: une antémémoire, un gestionnaire d'antémémoire, une unité de précodage des instructions.