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Common source lines connected to the source lines are formed for each predetermined number of control gate lines.
Des lignes sources communes connectées aux lignes sources sont formées pour chaque ligne de grille de commande prédéfinie.
The control gate lines can also be capacitively coupled with the substrate in order to selectively raise its voltage in the region of selected floating gates.
Les lignes de grilles de commande peuvent également être couplées de manière capacitive au substrat de sorte que leur tension soit augmentée dans la zone des grilles flottantes sélectionnées.
The length of the floating gates and the thicknesses of the control gate lines can be made less than the minimum resolution element of the process by forming an etch mask of spacers.
La longueur des grilles flottantes et l'épaisseur des lignes de grilles de commande peuvent être inférieures à celles de l'élément à résolution minimum du processus grâce à la formation d'un masque de gravure d'espaceurs.
The control gate lines are preferably positioned between floating gates to be coupled with sidewalls of floating gates.
Les lignes de grilles de commande sont de préférence placées entre les grilles flottantes destinées à être couplées aux parois latérales des grilles flottantes.
The control gate lines are disposed to surround the floating gates and the columnar silicon layer with inter-polysilicon insulating films (145) therebetween.
Les lignes de grille de commande sont disposées pour entourer les grilles flottantes et la couche de silicium colonnaire, des pellicules isolantes interpolysilicium (145) se trouvant entre elles.
A flash NAND type EEPROM system with individual ones of an array of charge storage elements, such as floating gates, being capacitively coupled with at least two control gate lines.
Un système du type NON-ET et EEPROM flash dont certains éléments de stockage de charge d'une matrice, tels que des grilles flottantes, sont couplés de manière capacitive à au moins deux lignes de grilles de commande.
Also provided are at least an Nth and Mth word bit line formed by an Nth and Mth impurity regions in said substrate and at least an Nth and Mth array control gate lines.
L'invention a également prévu une Nème et une Mème ligne de bits mots formée par des N? ème et Mème ¿régions d'impureté dans l'une au moins des N? ème et Mème ¿lignes de commande de matrice.
Control gate lines are arranged in the row direction.
Des lignes de grille sont disposées dans le sens des rangées.
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