Coherency information is received that indicates a potential invalidation of a data cache entry.
Des informations de cohérence sont reçues qui indiquent une invalidation potentielle d'une entrée de mémoire cache des données.
Efficient techniques are described for tracking a potential invalidation of a data cache entry in a data cache for which coherency is required.
L'invention porte sur des techniques efficaces pour suivre une invalidation potentielle d'une entrée de mémoire cache des données dans une mémoire cache des données pour laquelle une cohérence est requise.
If there is valid data present in the data cache at the supplied instruction fetch address, the data actually is an instruction and the data cache entry is fetched and supplied as an instruction to the processor complex.
Si des données valides sont présentes dans l'antémémoire de données à l'adresse d'extraction d'instruction fournie, les données constituent réellement une instruction et l'entrée dans l'antémémoire de données est extraite et fournie comme instruction au complexe processeur.
A valid bit associated with the data cache entry is set in response to the active invalidate bit and a memory synchronization command.
Un bit valide associé à l'entrée de mémoire cache des données est mis à 1 en réponse au bit d'invalidation actif et à une instruction de synchronisation de la mémoire.
An invalidate bit, associated with a data cache entry, may be utilized to represents a potential invalidation of the data cache entry.
Un bit d'invalidation associé à une entrée de mémoire cache des données peut être utilisé pour représenter une invalidation potentielle de l'entrée de mémoire cache des données.
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