Impulslaufzeitmeßanordnung nach Anspruch 1, dadurch gekennzeichnet , daß der Analog-Digital-Wandler (6) mehr Bits aufweist als an den Parallel-Addierer (7) weitergeleitet und die restlichen Bits dem logischen Glied (20) zugeführt werden.
Pulse transit time measuring arrangement according to claim 1, characterised thereby, that the analog-to-digital converter (6) displays more bits than are passed on to the parallel adder (7) and the remaining bits are fed to the logic member (20).
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Digitaler Sigma-Delta-Modulator wie in Anspruch 1, dadurch gekennzeichnet, daß der Addierer (AD) ein Mehrbit-Parallel-Addierer ist.
Digital sigma-delta modulator as in claim 1, characterized in that the adder (AD) is a multibit parallel adder.
Digitaler Sigma-Delta-Modulator wie in Anspruch 14, dadurch gekennzeichnet, daß der Mehrbit-Parallel-Addierer Signale des Mehrbit-Addierers verarbeitet, die alle Zweierkomplementform haben.
Digital sigma-delta modulator as in claim 14, characterized in that the multibit parallel adder handles multibit adder signals that are all in two's complement form.
Multipliziererschaltung nach Anspruch 6, dadurch gekennzeichnet, daß beide Felder auf einem Halbleiter-Chip in dreieckförmigen Strukturen integriert sind, welche auf dem Chip voneinander beabstandet sind, und daß die Addierer mit parallelen Eingängen in dem Raum zwischen den Gittern angeordnet sind.
A circuit according to claim 6 wherein both of said arrays are integrated into a single semiconductor chip in respective triangular patterns which are spaced apart on the chip, and wherein said parallel input adders are disposed in the space between said patterns.
Elektronische Konversionsschaltung nach Anspruch 7, bei der die genannte Steuereinrichtung ferner eine Addierschaltung (CT) umfaßt, zum Addieren des parallelen digitalen Wertes, um digitale Kode zu erhalten.
An electronic conversion circuit as claimed in claim 7, wherein said control means further comprises an adder circuit (CT) for adding the parallel digital value in order to obtain digital codes.
In jedem Divisionsschritt wird das unverkürzte Divisorvielfache vom Dividenden bzw. Teilrest subtrahiert oder dazu addiert, während gleichzeitig dieselben, auf k (z. B. k = 8) Bitstellen verringerten Operanden in einem parallel geschalteten Addierer (AE1) verarbeitet werden.
In each division step, the unshortened divisor multiple is subtracted from the dividend or part-remainder or added thereto whilst, at the same time, the same operands reduced to k (e.g. k = 8) bit positions are processed in a parallel-connected adder (AE1).
Vorrichtung zur Bewegungsaperturkorrektur nach Anspruch 1, bei der die eine oder mehreren ersten Einrichtungen (230) zum Interpolieren von Daten zwischen zwei der benachbarten Zeilen eine einzeilige Verzögerungszeile (232) parallel zu einem Addierer (234) enthalten.
A motion aperture correction apparatus as recited in Claim 1 wherein said one or more first means (230) for interpolating data between two said adjacent lines comprises a one line delay line (232) in parallel with an adder (234).
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Synonyms and analogies of "Parallel-Addierer" in German
