Examples with "Verilog-Code mit" and their translation in Engels
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Nach dem Entwurf der einzelnen Filter der Encoder- und Decoderketten wurde für jeden Filter Verilog-Code mit dem Filter Design HDL Coder generiert (Abb. 4).
After designing the individual filters in the encoder and decoder chains, we generated Verilog code for each filter using Filter Design HDL Coder (Figure 4).
Andere resultaten
Außerdem kann Verilog Code mit dem 1.6GDM Modul auf dem T2000 EPP (Enhanced Performance Package) System ausgeführt werden.
In addition, Verilog code can run on the T2000 EPP (Enhanced Performance Package) system with the 1.6GDM module.
Aus HDL Coder heraus können Sie synthetisierbaren VHDL- und Verilog-Code zusammen mit AXI-Schnittstellen für SoCs erzeugen und optimieren.
From HDL Coder, you can optimize and generate synthesizable VHDL or Verilog along with AXI interfaces to plug into an SoC.
Generieren Sie mit HDL Coder VHDL- und Verilog-Code für FPGA- und ASIC-Entwürfe.
Simulieren Sie das Hardwareverhalten Ihres Entwurfs, eruieren Sie alternative Architekturen und generieren Sie synthetisierbaren VHDL- oder Verilog-Code.
Simulate the hardware behavior of your design, explore alternative architectures, and generate synthesizable VHDL or Verilog.
Sie können synthetisierbaren VHDL- und Verilog-Code aus MATLAB-Funktionen, Simulink-Modellen oder einer Kombination der beiden generieren.
You can generate synthesizable VHDL and Verilog code from MATLAB functions, Simulink models, or a combination of the two.
Anpassbaren VHDL- und Verilog-Code automatisch von Ihren Modellen erzeugen, der für die Implementierung auf einem FPGA oder ASIC synthetisiert werden kann.
Automatically generate customizable VHDL and Verilog code from your models that can be synthesized for implementation on an FPGA or ASIC.
Die Implementierung kann automatisch in Verilog-Code übersetzt werden und auf FPGA-Boards ausgeführt werden.
The design of the bus controller can be automatically translated into Verilog and deployed on
HDL Coder generiert lesbaren VHDL- und Verilog-Code unter Wiederverwendung der Namenskonventionen Ihrer MATLAB- und Simulink-Funktionen und -Blöcke.
HDL Coder produces readable VHDL and Verilog code, re-using naming conventions from your MATLAB and Simulink functions and blocks.
Generieren Sie VHDL- und Verilog-Code, der branchentypische Programmier-Richtlinien wie RMM oder STARC erfüllt.
Generate VHDL and Verilog code that meets common industry coding guidelines such as RMM and STARC.
Die native Gleitkommaunterstützung des HDL Coder ermöglicht Ihnen, synthetisierbaren VDHL- oder Verilog-Code direkt aus Simulink-Modellen mit einfacher Genauigkeit zu generieren.
HDL Coder Native Floating Point lets you generate synthesizable VHDL or Verilog directly from single-precision Simulink models.
Generieren Sie optimierten und lesbaren VHDL- oder Verilog-Code für jede FPGA-, ASIC- oder SoC-Hardware.
Generate optimized and readable VHDL or Verilog for any FPGA, ASIC, or SoC hardware
Neben synthetisierbarem VHDL- und Verilog-Code erzeugt HDL Coder auch IP-Kerne, die sich zur Systemintegration sehr einfach in Vivado IP Integrator einfügen.
Along with synthesizable VHDL and Verilog, HDL Coder generates IP cores that easily plug into Quartus Prime for system integration.
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